本パッケージには以下のものが含まれます。

• 1 年間のコンサルティングと技術サポート

  GPCIe の使用方法に関する質問への回答。 用途に応じた適切な設計方針とデバイスの提案。

  本パッケージの無償バージョンアップ。 GPCIe ソースコードの詳細に関する質問への回答。

• GPCIe IP コア本体 (VHDL で記述された回路データ)
• HIB とそのデバイスドライバ、制御ライブラリ

  HIB (Host Interface Bridge) は GPCIe の最上位階層に位置し、ホスト (PC) およびユーザ回路に対して簡便なインタフェースを提供する回路です。VHDL で 記述された回路データ、Linux、Windows 向けのデバイスドライバ、制御ライブラリ (いずれも C 言語で記述されたソースコード込み)、が付属します。

  • DMA 機能をサポートしています。
  • Page Attribute Table を使用した PIO write combining に対応しています。
  • Windows 版デバイスドライバは Windows Driver Foundation フレームワークを使用して作成されています。
• ユーザガイド、その他の文書。

対応デバイス

リビジョン	Gen1 (2.5GT/s)			Gen2 (5.0GT/s)
リンク幅	x8	x4	x1	x8	x4	x1
Arria V GX	-	○	○	-	-	-
Cyclone V GX	-	○	○	-	-	-
Stratix IV GX	○	○	○	△	△	△
Cyclone IV GX	○	○	○	-	-	-
Stratix II GX	○	○	○	○	○	○
Arria GX	○	○	○	-	-	-
Cyclone III w/PHY chip	-	-	○	-	-	-
Spartan3 w/PHY chip	-	-	○	-	-	-

○:対応済    △:対応予定     -:非対応

• エンドポイントとして動作します。スイッチやルートコンプレクス (ルー トポート) としては利用できません。
• PCI Express 2.0 規格で定められた物理層、データリンク層、トランザク ション層の上位に、アプリケーション層を実装しています。アプリケーション 層はアドレス線、データ線、イネーブル線からなる単純なユーザインタフェー ス、PCI コンフィグレーションレジスタ、DMA コントローラを提供します。こ れらによってユーザは、トランザクション層プロトコルの知識なしに他の PCI Express 2.0 デバイスとのインタフェースを実現できます。
• 回路はすべて VHDL で記述されています。リビジョン (Gen1/Gen2)、リンク幅、 最大ペイロード長、フローコントロールバッファサイズを含む各種のパラメタは、VHDL の generic 文によってユーザが自由に指定できます。
• PCI Express 2.0 規格に完全には準拠していません。規格で定められた必 須機能のうち一部に未実装のものがあります。未実装の機能は主としてエラー の検出・報告・回復処理、電力管理、PCI Express コンプライアンステストに 関するものです。また実装済み機能の一部は、回路資源節約のためにあえて無 効化することが可能です。
• Altera 社の動作保証範囲を超えて、Arria GX での x8 レーン動作、 Cyclone IV GX での x8 動作、Stratix II GX での Gen2 動作にも対応しています。
• 回路データ (VHDL による記述) が同梱されるため、ユーザ独自の改変や機能拡張をおこなえます。

リビジョン	リンク幅	最大ペイロード長(byte)	転送データ長(byte)	Write性能(MB/s)	Read性能(MB/s)
Gen2.0	x8	128	32k	1602	2163
			4k	1615	1568
	x4	128	32k	1419	1402
			4k	1419	1118
	x1	128	32k	371	413
			4k	371	385
Gen1.0	x8	128	32k	1280	1485
			4k	1280	1120
	x4	128	32k	720	783
			4k	720	653
	x1	128	32k	185	209
			4k	185	196

• 表中の write 性能は write-combining 属性を設定したメモリ空間への Programed I/O の速度。read 性能は GPCIe からホスト計算機に対する DMA write の速度。
• 図は Gen1 x8 および x8 の性能。 図中の赤線が実測値。青線は理論限界。理論限界の見積りにはチップセッ トや CPU に依存するパラメタを使用しており、それらの値は当社の実測によっ て求めた。
• Gen1、Gen2 の測定は、それぞれ GPCIe 評価ボード Model AGX8、 PLDA 社 XpressGXII に GPCIe を実装し、ホスト計算機 (Intel X38 チップセット) に接続して実施。

GPCIe Basic 本体、リファレンスデザイン、制御用ソフトウェア一式 をまとめた開発キットの無償配布をおこなっています (最新版の概要とユーザガイド )。利用を希望される方は support@kfcr.jp までご連絡ください。

GPCIe Basic 開発キット内容:

• GPCIe Basic 本体 (VHDL で記述された回路データ)。
• リファレンスデザイン (GPCIe Basic を利用したサンプル回路。VHDL で記述)。
• リファレンスデザインデバイスドライバ (Linux 用。ソースコード付き)。
• リファレンスデザイン制御ライブラリ (ソースコード付き)。
• ユーザガイド、その他の文書。

対応デバイス

リビジョン	Gen1 (2.5GT/s)			Gen2 (5.0GT/s)
リンク幅	x8	x4	x1	x8	x4	x1
Stratix II GX	○	○	○	-	-	-
Arria GX	○	○	○	-	-	-

○:対応済     -:非対応

• エンドポイントとして動作します。スイッチやルートコンプレクス (ルー トポート) としては利用できません。
• PCI Express 規格で定められた物理層、データリンク層、トランザクショ ン層の上位に、アプリケーション層を実装しています。アプリケーション層は アドレス線、データ線、イネーブル線からなる単純なユーザインタフェース、 PCI コンフィグレーションレジスタ、DMA コントローラを提供します。これら によってユーザは、トランザクション層プロトコルの知識なしに他の PCI Express デバイスとのインタフェースを実現できます。
• 回路はすべて VHDL で記述されています。リンク幅、最大ペイロード長、 フローコントロールバッファサイズを含む各種のパラメタは、VHDL の generic 文によってユーザが自由に指定できます。
• PCI Express 規格に完全には準拠していません。規格で定められた必須機 能のうち一部に未実装のものがあります。未実装の機能は主としてエラーの検 出・報告・回復処理、電力管理、PCI Express コンプライアンステストに関す るものです。また実装済み機能の一部は、回路資源節約のためにあえて無効化 することが可能です。
• Altera 社の動作保証範囲を超えて、Arria GX での x8 レーン動作にも対応しています。
• 回路データ (VHDL による記述) が同梱されるため、ユーザ独自の改変や機能拡張をおこなえます。
• 利用許諾 (後述) の範囲内で無償で利用できます。商用利用も可能です。
• 物理層の PIPE インタフェースは 1 レーン当り 16 ビット、Gen1 動作時の動作周波数は 125 MHz です。

以下の条件のもとで無償で利用できます^注1。 商用利用、再配布、機能の改変、拡張も可能です。

• PCI コンフィグレーションレジスタに書き込まれている当社のベンダ ID (1B1Ah) を変更しないこと。
• GPCIe Basic を使用して得られた成果物 (GPCIe Basic を その内部で使用している回路データ、またはその回路データを搭載したハード ウェア、それらを利用して得られた研究成果) の販売または配布、公表をおこ なう際には、「(株)K&F Computing Research 社製 PCI Express IP コア GPCIe を使用した」旨を、成果物本体または取扱説明書、論文等に明記するこ と。
• GPCIe に起因するいかなるトラブルに関しても、当社に対 してその責任を問わないこと。
• GPCIe の利用地域を原則として日本国内に限ること。日本 国外での利用を希望する場合には個別に著作権者の許可を得ること。
• GPCIe を再配布 (機能の改変、拡張をおこなったものの配布も含む) する際には、再配布物もまた本利用許諾に従うこと。

注1: 条件を満たさない利用 (ベンダ ID を変更し ての利用等) も承ります。料金は利用方法や目的により異なりますので別途ご 相談ください。

FPGA 内部のユーザ回路へ GPCIe Basic を組み込む際や、制御ソフト ウェアの利用の際などに生じる疑問や問題について、技術的なサポートを行い ます。472,500 円/年 (税込)。