製品情報 : PCI Express 関連旧製品

統合開発パッケージ:
GPCIe Development Suite

GPCIe Development Suite (以下 GPCIe DS と表記します) は、当社開発の PCI Express IP コア GPCIe を中心に、PCI Express 機器開発を支援する各種の回路データ、ソフトウェア、技術サポートなどをまとめた統合開発パッケージです。

本パッケージには IP コアやソフトウェアだけでなく、コンサルティングと技術サポートが含まれます。開発の際に生じる疑問や問題について、当社の技術スタッフが実際の開発経験に裏打ちされた実践的なアドバイスを行います。このため初めての PCI Express 機器開発でも適切な設計を短期間で行えます。

本パッケージをご購入頂くと、

PCI や PCI-X 等のインタフェースから PCI Express へ速やかに移行できます。
PCI Express 機器の開発には、PCI Express 規格の理解に加えて、用途に応じた適切なデバイスの選定や、基板設計などにノウハウが必要となります。PCI Express 機器を初めて開発する場合には、これらのノウハウの蓄積にそれなりの期間を要する場合があります。そもそも PCI Express の膨大な規格のうち、どの部分をどこまで理解する必要があるかを把握するまでにも相当の時間を要することが予想されます。

本パッケージに含まれるコンサルティングと技術サポートをご利用いただくと、設計方針の選定やノウハウの蓄積に要する期間を大幅に短縮できます。
必須な機能のみを実装することで、回路規模を抑えられます。
PCI Express 規格では、必ずしもすべての機器に必要とは言えない多くの機能が、実装必須と規定されています (電力管理、動的レーン幅変更、詳細なエラー報告等)。PCI Express 規格に準拠した一般的な IP コアにはこれらの機能がすべて搭載されているため、場合によっては不要な機能に回路資源を割かねばならない状況が発生します。

GPCIe は必要最小限の回路で最高の実効転送性能を得られるように最適化された IP コアです。PCI Express 規格に完全には準拠しておらず、また完全準拠を目標としていません。基本的な機能以外の機能は、用途に応じて追加実装する方式を採ります。このため PCI Express 規格に完全準拠させる場合に比べ、回路消費を抑えることが可能です。

付属のソースコードを使用してユーザ独自の改変が可能です。
本パッケージには GPCIe のソースコード (VHDL で記述) が付属しますので、回路の一部を流用、あるいは参考に独自の改変を施し、独自のインタフェースを開発することが可能です。そのようなインタフェースの一例として、本パッケージには当社独自規格 GLink の IP が付属します。

またソースコードにアクセスできるため、FPGA 組み込み型のロジックアナライザ (Altera 社 SignalTapII、Xilinx 社 ChipScope 等) を用いてIP コア内部の挙動を観測することが可能です。例えば Flow Control バッファの利用率や送受信用ステートマシンの状態を観測できます。観測結果は最適なリソース配分や通信ボトルネックの理解に役立つでしょう。
実効転送性能を極限までピーク性能に近づけられます。
GPCIe は実効性能を重視して設計されており、そのまま使用するだけでも低レイテンシ、高スループットの実効性能が得られます (参考:実測性能) が、接続先の機器の特性に合わせたカスタマイズによってより一層の性能向上を得られるように、数多くのカスタマイズ用パラメタが generic parameter として用意されています。たとえば合計 12 種 (upstream/downstream, Posted/Non-Posted/Completion, header/body) の Flow Control バッファサイズを generic parameter によって個別に調整可能です。

さらに高度な最適化が必要な場合には、本パッケージに付属する GPCIe のソースコードにユーザ自身が手を加えることも可能です。

GPCIe DS パッケージの内容

本パッケージには以下のものが含まれます。

5 年間のコンサルティングと技術サポート

GPCIe の使用方法に関する質問への回答^*。
用途に応じた適切な設計方針とデバイスの提案。
基板設計開発に関する質問への回答^*。
GPCIe ソースコードの詳細に関する質問への回答^*。

* 日本語または英語での対応となります。

GPCIe への追加機能実装。
GPCIe からの不要な機能の削除。
GPCIe 未対応デバイス、未対応 OS への対応。
本パッケージの無償バージョンアップ。

PCI Express 2.0 (Gen2) 対応 IP コア GPCIe

Gen1 x1 ～ x8 レーン対応デバイス : Altera 社 ArriaGX、StratixII GX、Cyclone III、 Stratix IV GX、Cyclone IV GX、Xilinx 社 Spartan3 に対応。未対応デバイスには順次対応予定。
Gen2 x1 ～ x8 レーン対応デバイス : Altera 社 FPGA デバイス StratixII GX に対応 (Gen2 非対応スロットに接続した場合には Gen1 デバイスとして動作します)。

外付け PHY チップへのインタフェース回路 (PIPE) : TI 社 XIO1100、Genesys 社 GL9714 にて動作確認済み。他のチップでの動作確認は順次実施予定。
ソースコード (VHDL 言語) 付属。
仕様詳細

デバイスドライバと制御ライブラリ
Linux、Windows をサポートしています。ソースコード (C 言語) が付属します。
- Page Attribute Table を使用した PIO write combining に対応しています。
- Windows 版は Windows Driver Foundation フレームワークを使用して作成されています。

簡易プロトコルアナライザ

Altera 社の埋め込み式ロジックアナライザ SignalTapII を利用した、簡易的な PCI Express プロトコルアナライザです。

簡易プロトコルアナライザ

Altera 社 DDR2 IP コアへのインタフェース回路

高速シリアルインターコネクト GLink IP コア

GLink は当社開発によるインタフェース規格です。PCI Express 物理層 (PHY PCS 層) の上位に write enable 線を付与しただけの極めて単純な構成を持ち、パケットヘッダやパケット解釈のオーバヘッドがほとんど無いため、PCI Express のピークに近い転送性能を得られます。またパケット解釈が不要のため、インタフェース回路の規模はPCI Express のそれに比べて無視できる程度にまで抑えられます。当社の一部の製品は、このインタフェース規格を基板上の複数の FPGA 間の接続に使用しています。
PCI Express の物理層のみを利用した独自規格 GLink。		当社ボード GRAPE-DR model1800 における GLink の利用例。

PCI Express IP コア GPCIe の仕様

GPCIe は当社開発の PCI Express 2.0 (Gen2 対応) IP コアです。ユーザ自身の設計した回路へ GPCIe を組み込むことで、PCI Express 2.0 プロトコルの詳細に立ち入らずに他の PCI Express 2.0 デバイスとのインタフェースを実現できます。

エンドポイントとして動作します。スイッチやルートコンプレクス (ルートポート) としては利用できません。
PCI Express 2.0 規格で定められた物理層、データリンク層、トランザクション層の上位に、アプリケーション層を実装しています。アプリケーション層はアドレス線、データ線、イネーブル線からなる単純なユーザインタフェース、PCI コンフィグレーションレジスタ、DMA コントローラを提供します。これらによってユーザは、トランザクション層プロトコルの知識なしに他の PCI Express 2.0 デバイスとのインタフェースを実現できます。
回路はすべて VHDL で記述されています。リンク幅、最大ペイロード長、フローコントロールバッファサイズを含む各種のパラメタは、VHDL の generic 文によってユーザが自由に指定できます。
PCI Express 2.0 規格に完全には準拠していません。規格で定められた必須機能のうち一部に未実装のものがあります。未実装の機能は主としてエラーの検出・報告・回復処理、電力管理、PCI Express コンプライアンステストに関するものです。また実装済み機能の一部は、回路資源節約のためにあえて無効化することが可能です。

対応デバイス

リビジョン	リンク幅	PIPE I/F	Stratix IV GX	Cyclone IV GX	Arria GX	StratixII GX	CycloneIII w/PHY chip	Spartan3 w/PHY chip
Gen2.0 (5.0Gb/s)	x8	128b@250MHz	△	-	-	○	-	-
	x4	64b@250MHz	△	-	-	○	-	-
	x1	16b@250MHz	△	-	-	○	-	-
Gen1.0 (2.5Gb/s)	x8	128b@125MHz	○	△	○	○	△	△
	x4	64b@125MHz	○	△	○	○	△	△
	x1	16b@125MHz	○	○	○	○	○	○

○:対応済 △:実装済、動作未確認 -:非対応

実測性能

リビジョン	リンク幅	最大ペイロード長(byte)	転送データ長(byte)	Write性能(MB/s)	Read性能(MB/s)
Gen2.0	準備中
Gen1.0	x8	128	32k	1280	1485
	x8	128	4k	1280	1120
	x4	128	32k	720	783
	x4	128	4k	720	653

表中の write 性能は write-combining 属性を設定したメモリ空間への Programed I/O の速度。read 性能は GPCIe からホスト計算機に対する DMA write の速度。
図中の赤線が実測値。青線は理論限界。理論限界の見積りにはチップセットや CPU に依存するパラメタを使用しており、それらの値は当社の実測によって求めた。
GPCIe 評価ボード Model AGX8 に GPCIe を実装。ホスト計算機 (Intel X38 チップセット) に接続して測定。

標準価格

1,890,000 円 (税・送料込み)。

お客様の声

東京都 S 社 F 様

当社分析機器向けカードのインタフェースを PCI から PCI Express へ移行するにあたって、KFCR 社の GPCIe と技術サポートを利用しました。

当社にとって PCI Express 機器の開発は初めての経験でしたが、設計段階から詳しいアドバイスを頂き、スムースに開発をすすめられました。開発コストや、要求性能、制約条件 (ソフトウェアには一切の変更を加えたくない、I/O 空間のサポートが必須、など) を総合的に考慮したうえでの適切な設計方針選定が、スムースな移行の決め手だったと思います。

製品開発後のアフターサービスにも感謝しています。製品の社内テスト中に、いくつかの PC との間にいわゆる相性問題が発生しましたが、1 週間程度で迅速に対応して頂きました。現在すべての PC から問題なく利用できています。

東京都 H 大学 D 様

当研究室で開発中の高速ネットワーク機器に KFCR 社の GPCIe を採用しました。IP コアにソースコードが付属することと、強力な技術サポートが採用の決め手でした。

研究室レベルの開発では IP コアに独自の修正を加えたい場合も多く、また実効速度について厳しい要求があるためホスト PC の特性に合わせた細かなチューニングが必要となります。このような用途にはソースコードが必須でした。

技術サポートについては、IP コアに関する質問だけでなく、基板設計や PC の chipset の挙動、デバイスドライバなどに関する質問ついても現場の技術者が応対してくれるため、的確な回答が迅速に得られ、非常に助かっています。

PCI Express IP コア GPCIe 動作確認状況

動作確認済みの評価ボード

Altera 社 Stratix IV Development Kit (Gen1 x8 レーンデバイスとして)
K&F Computing Research 社 GPCIe2-Eval-S2GX8 (Gen2 x8 レーンデバイスとして)
PLDA 社 XpressGXII (Gen2 x8 レーンデバイスとして)
K&F Computing Research 社 GPCIe-Eval-AGX8 (Gen1 x8 レーンデバイスとして)
Altera 社 Arria GX Development Board (Gen1 x4 レーンデバイスとして)
Paltek 社 Spartan-3 x4 PCI-Express Evaluation board (Gen1 x1 レーンデバイスとして)

動作確認済みのチップセット

Intel 5520
Intel 5400
Intel X38 Express
Intel G31 Express
Intel Q35 Express
Intel Q43 Express
Intel 975X Express
AMD 690G chipset
ATI Radeon Xpress 200
NVIDIA MCP61S

動作確認済みのマザーボード

Supermicro X8DAi (Intel 5520 chipset)
Supermicro X8DAH+ (Intel 5520 chipset)
ASUS P7P55 WS (Intel P55 Express chipset)
Tyan Tempest i5400XL (Intel 5400 chipset)
ASUS P5E (Intel X38 Express chipset)
ECS G31T-M (Intel G31 Express chipset)
msi K9N6SGM-V (NVIDIA MCP61S chipset)

動作確認済みの PC

Dell dimension 3100c (Intel 915G Express chipset)
Dell OptiPlex755 (Intel Q35 chipset)
Dell OptiPlex760 (Intel Q43 chipset)
eMachines J3028 (ATI Radeon Xpress 200 chipset)
eMachines J3042 (ATI Radeon Xpress 200 chipset)
HP xw4400 (Intel 975X Express chipset)
HP xw4550 (AMD 690G chipset)
HP xw4600^* (Intel X38 Express chipset)

* 一部のスロットが PCI Express 規格に準拠していない疑いがあります。日本 HP 社へ問い合わせを行いましたが、回答を得られませんでした。

PCI Express IP コア GPCIe 評価ボード

	GPCIe-Eval-AGX8	GPCIe2-Eval-S2GX8	GPCIe-Eval-AGX4x4
			準備中
プロセッサチップ	Altera 社 FPGA Arria GX または Stratix II GX
プロセッサチップ	Arria GX (EP1AGX60) 1 個	Stratix II GX (EP2SGX60) 1 個	Arria GX (EP1AGX60) 4 個
ホストインターフェイス	8レーン PCI Express	8レーン PCI Express2.0 (Gen2)	16レーン PCI Express
チップ間インターフェイス	N/A	N/A	2.5GHz 双方向シリアルリンク (リング結合)
付属品	GPCIe Basic 開発キット	GPCIe Basic (Gen2 対応版) 開発キット ^注1	GPCIe Basic 開発キット
標準価格 (税・送料込み)	199,500円	357,000円^注3	ご相談下さい

注1: 付属の GPCIe Basic (Gen2 対応版) 開発キットに含まれる IP コアは、本評価ボード上でのみご利用頂けます。他の評価ボードや FPGA デバイス上で利用される場合には、別途 GPCIe DS または GPCIe SP をお求めください。
お問合せは info@kfcr.jp まで。

統合開発パッケージ: GPCIe Development Suite