会社案内 (近況 2008/12)

2008/12/30 名刺 rev2.0 (川井)

入社時に作った名刺をようやく使いきりそうなので、新しいものを設計した。 初の当社ロゴ入り名刺。製造は外注。外注先の 営業開始日は年明け 5 日。この日に発注すると、レイアウトと実装 (注:一応 ここは笑うところです) に 1 日かかり、6 日に発送されて 7 日 10:00 まで に納品される予定。ちょうど 7 日 10:00 に来客予定なので、彼らは運が良け れば (良いのか?) 新しい名刺を手にすることになる。

2008/12/25 PCIe2.0 IP コア国内向けリリース (川井)

18 日づけで、Gen2 対応 IP コア販売開始のプレスリリースを代行業者に配信してもらった。 うまいこと日経 BP が採用してくれたので、前回よりも格段に反応が良い。さすが大手。

2008/12/23 Visual Studio 2008 (川井)

とても本当とは思えないが、当社のくせに Microsoft Windows 上で開発を行 うことになったので、Visual Studio 2008 という開発環境を購入した。とり あえずインストールして C++ で Hello World を書いてみたが、、、うーん、 これはすごいな。え? 何がすごいかって? それはちょっとここに書くわけには、、、 ソ、ソリューション? マ、マ、マニフェスト??

2008/12/16 営業活動 (川井)

PCI Express 関連で初の受託を頂いた。ありがとうございます。がんばるでー

2008/12/6 PCIe IP コア開発 (川井)

当社評価ボード GPCIe-Eval-S2GX に載っている Stratix II GX (EP2SGX60) にx8 Gen2 コアを入れると、logic 消費が 73% とかいう悲惨な状況なので どうにかする必要がある。ロジックを大量に消費しているのは CRC 計算 用 pipeline なので、ここを頑張って減らすのが効果的だ。というわけで頑張った。

• pipeline 初段の naive に CRC を計算する部分のロジックをいじって速 度をあげた。このチューニングによって pipeline 1 本当たりのデータ幅を倍 増 (32-bit) でき、pipeline 本数を半分 (4 本) に減らせた。
• max payload size に応じて必要最小限の段数だけを合成するようVHDL 記述を修正した。この修正で、max payload size = 256 byte の場合のロジッ ク消費は pipeline 1 本当たり 9/13 に減った。
• pipeline の 2 段目以降は H-matrix の乗算がひたすら続く。ここの段 数を 2 倍にして、その代わりに 1 段当りのロジックを 1/4 に減らした。と いうよりも今まではレイテンシを減らすためにロジック消費が多いほうに設計 を振っていたのであった。それを元に戻しただけ。半年前のことなんで、すっ かり忘れていた。

以上 3 つの修正で、CRC 計算部分のロジック消費が 1/5 以下に減った (1/2 * 9/13 * 1/2)。さすがオレ、やればできる子。これでコアが全ロジックに占 める割合は 40% くらいに減った。これ以上劇的に減らせる箇所は、たぶんも う無い。

2008/12/1 PCIe IP コア開発 (川井)

x4 Gen2 に G5PIPE を 8 本入れたものが、ようやく安定して動くようになっ た。まず G5PIPE 無しのコア部分単体を先に合成しておいて、そのレイアウト を固定したまま G5PIPE を追加すると比較的確実に動く。製品として出荷する ときにはコア部分のレイアウトを固定した .qxp ファイルも同梱したほうが良 いかも知れない。